Intel Nova Lake : une nouvelle mémoire pour contrer l’AMD 3D V-Cache
- ARKTechNews
- 26 juil.
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Intel développe actuellement ses futurs processeurs Nova Lake-S sur le nœud avancé TSMC N2, en parallèle à Intel 18A, ce qui suggère une nouvelle approche de fabrication hybride. Le lancement est prévu pour la fin de l’année 2026 afin de laisser le temps nécessaire entre le tape-out et la commercialisation.
Un cache L3 massif de 144 Mo confirmé
Tom’s Hardware rapporte qu’Intel prévoit d’équiper certaines puces Nova Lake d’un cache L3 de 144 Mo, appelé bLLC, soit 16 Mo de plus que le Ryzen 9 9950X3D d’AMD. Le cache bLLC serait un composant distinct du L3 standard, potentiellement monté sur ou à côté du die principal.
Configurations précises dotées du cache étendu
Les sources indiquent que seuls deux modèles spécifiques bénéficieront du bLLC : des SKU Core Ultra 5 avec 8 P‑cores, 16 E‑cores et 4 cœurs LPE, ainsi que d'autres modèles avec 8 P‑cores, 12 E‑cores et 4 LPE‑cores, tous avec une enveloppe thermique de 125 W. Les puces plus puissantes comme les Core Ultra 9 (16 P‑cores + 32 E‑cores + 4 LPE‑cores) ne seraient pas dotées du bLLC lors du lancement.
Architecture hybride confirmée avec trois types de cœurs
Le design de Nova Lake intégrera une architecture hybride composée de cœurs "Coyote Cove" pour la performance, de cœurs "Arctic Wolf" pour l’efficacité, et de cœurs LPE (Low Power Efficient) pour les tâches toujours actives avec faible consommation énergétique.
Un socket entièrement revu : LGA 1954
Nova Lake sera supporté par un nouveau socket, le LGA 1954, qui conserverait une compatibilité physique proche du socket LGA 1851 actuel. Ce changement de socket implique des mises à jour maternelles pour les utilisateurs souhaitant migrer vers Nova Lake.
Des gains de performance attendus sans précisions chiffrées utiles
Les articles ne mentionnent pas de gains mesurés précis, mais font état d’objectifs tels que plus de 10 % en mono-thread et jusqu’à 60 % en multithread face aux puces Arrow Lake, avec des améliorations ciblées sur les charges à latence mémoire grâce au bLLC.
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